15. Verilog HDL을 이용한 7-seg display Decoder 구현

Verilog HDL을 이용하여 7-seg Decoder를 구현해보자.

7-seg Display 진리표

방법1: Schematic Entry Implementation

각 Display에 대한 회로를 그대로 코드에 옮겨적는 방법이다.

out6 = /in3*/in2*/in1 + in3*in2*/in1*/in0 + /in3*in2*in1*in0
out5 = /in3*/in2*in0 ...

코드가 굉장히 복잡하고 길어지게 된다.

방법2: Verilog의 게이트 활용

and AND1 (A, nin[3], nin[2], nin[1]);
and AND2 (B, nin[3], in[2], in[1], in[0]);
and AND3 (C, in[3], in[2], nin[1], nin[0]);
or OR1 (out[6], A, B, C);

이 방법 역시 코드가 길고 복잡해진다.

방법3: 진행형 할당 활용

assign out[6] = ~in[3]&~in[2]&~in[1] |
                in[3]&in[2]&in[1]&~in[0] |
                ~in[3]&in[2]&in[1]&in[0];

방법 2와 같은 원리지만, OR, AND 연산자를 활용하여 한층 더 간단해졌다.

module hex_to_7seg (out, in):;
	output [6:0] out;
    input [3:0] in;
    
    assign out[6] = ~~~
    assign out[5] = ~~~
    ~~~
endmodule

방법4: Behavoural Abstraction

이 방법은 Truth Table을 그대로 코드에 매핑하는 방법이다.

reg [6:0] out; //out을 변수화
 
always @ (in)
	case (in)
    	4'h0: out = 7'b1000000;
        4'h1: out = 7'b1111001;
        4'h2: out = 7'b0100100;
        // 중략
        4'hf: out = 7'b0001110;
    endcase

입력이 4-bit hex이며 각 값에 대해, out을 7-bit binary의 대응하는 값으로 매핑해준다.