15. Verilog HDL을 이용한 7-seg display Decoder 구현
2020.05.23
Verilog HDL을 이용하여 7-seg Decoder를 구현해보자. 방법1: Schematic Entry Implementation 각 Display에 대한 회로를 그대로 코드에 옮겨적는 방법이다. out6 = /in3*/in2*/in1 + in3*in2*/in1*/in0 + /in3*in2*in1*in0 out5 = /in3*/in2*in0 ... 코드가 굉장히 복잡하고 길어지게 된다. 방법2: Verilog의 게이트 활용 and AND1 (A, nin[3], nin[2], nin[1]); and AND2 (B, nin[3], in[2], in[1], in[0]); and AND3 (C, in[3], in[2], nin[1], nin[0]); or OR1 (out[6], A, B, C); 이 방법 ..